5月25日，在2026国际电路与系统钻研会上，华为公司董事、半导体业务部总裁何庭波颁布“韬（τ）定律”，这是中国企业在全球半导体领域初次提出引领产业发展的新准则。
近年来，摩尔定律面对物理极限和经济效益的挑战，晶体管尺寸缩幼带来的盈利逐步消退。在这一布景下，韬定律提出以功夫缩微代替几何缩微，以系统性降低功夫常数τ为指标，通过逻辑折叠等创新技术持续压缩信号传布时延，进一步提升晶体管密度，提高芯片的机能。
韬定律和逻辑折叠等技术相较于传统的设计步骤有什么样的优势？华为提出的新蹊径可能对半导体行业的发展产生什么样的影响？推广的过程中又可能面对什么样的挑战？观察者网与资深芯片钻研专家、《芯片简史》作者汪波进行了对话。
汪波：持久以来，业界一向通过几何缩微来提高芯片的机能，这带来两种相反的趋向：一方面，晶体管的尺寸不休缩幼，开关速度越来越快；另一方面，晶体管之间的连线变得越来越细，功夫延长反而变得越来越长。
在早期，功夫延长的问题并不严沉。但凭据摩尔定律，集成电路上可包容的晶体管数量每两年增长一倍，所以随着晶体管的尺寸变幼，处置速度变得更快，推算能力变得更强，影响数据读写速度的互连却变得越来越慢。由于推算机是一个整体，有推算也有存储，瓶颈从早期的推算速度转移到此刻的功夫延长。
韬定律提出的布景，就是摩尔定律在放缓，在尺寸缩微产生的效益越来越幽微的情况下，华为追求直接解决功夫延长的问题。通过降低芯片、电路甚至系统层面上的功夫延长，降低推算、存储和通讯之间的延长，更底子地解决这个问题。
功夫和空间其实是一体两面的，并非彼此对抗，而是互有关联的。好比说，我们通过缩幼尺寸让晶体管速度更快，现实上也是达到了功夫缩微的成效�；ü呒鄣醵逃行У牧�，从而直接削减功夫延长，同样是实现功夫缩微的主张。两者的成效是一样的。
所以，韬定律和摩尔定律并不是彼此矛盾的，两者是相互兼容的关系。我以为，韬定律更切近芯片推算的性质，芯片就是要处置信息，用户更关注处置信息所需的功夫，而不是使用了几多个晶体管或者晶体管的尺寸有多大。韬定律启发了一条不依附尺寸缩微的新设计蹊径，能够在没有最先进光刻机的情况下造作出综合机能相当的芯片。
观察者网：为实现τ缩微，华为在论文中提出了逻辑折叠（LogicFolding）的设计步骤，不再选取传统的平面设计，而是将关键蹊径上的门电路散布到两个、未来甚至更多个垂直堆叠的有源层中。这与行业已经在推动的3D堆叠封装技术有哪些差距？与传统设计方式相比，逻辑折叠拥有什么样的优势？
汪波：表表上看，华为提出的逻辑折叠和业界已经大规模使用的3D堆叠有好多类似之处，但内容还是有很大的区别。已经得到选取的3D堆叠，选取的设计步骤还是先在二维平面上进行平面的设计，实现一层的设计后再设计一层，而后堆叠成三维。
逻辑折叠则是从最初就把职能两全散布在一个三维空间上，进行更矫捷、更高自由度的布局设计。一个职能或者某一个�？�，一路头就分在两层上，形成高低垂直的关联，相互之间的距离更短，关键蹊径会更短，功夫延长也会更少。
逻辑折叠并不是针对封装或造作方面的创新，而是为了贯彻韬定律、削减功夫延长提出的一个新蹊径。所以，它具体选取的某些技术，可能与学术界和产业界钻研的技术存在沉合，甚至直接选取现有的一些技术。
此表，华为提出的逻辑折叠不仅限于芯片层面，向上提出了系统层级的逻辑折叠，向下还有电路层级的逻辑折叠。在系统层，重要是越发抽象的功夫折叠，通过削减电路板之间的传输延长，实现更紧凑、更高速的逻辑运算。
在更幼的电路层，一颗芯片上的电路�？橐采⒉荚诟叩土讲�，而后互连起来，削减关键蹊径长度。芯片层的逻辑堆叠只必要在特定接口上引出一些线来进行高低层的互连，衔接线并不多，衔接线之间的间距也比力长，约莫在40-50微米左右。与之相比，电路层级的逻辑堆叠必要极度多的互连线，间距可能必要缩短到2微米甚至1微米，对于工艺和设计都是极度大的挑战。
观察者网：随着人为智能（AI）技术的高速发展，对于算力的需要节节攀升，若何提高AI系统的机能成为业界关注的焦点。针对AI系统，华为提出以统一总线（Unified Bus）+高密度光互连节点引擎（HiONE）+3D折叠协同实现τ缩微。与现有的AI系统设计相比，这些技术能够从哪些方面削减数据传输延长，从而实现机能提升？
汪波：华为颁布的预印本论文中指出，在大型AI集群中，超过80%的能量被亏损在数据移动上。这个数据搬移的过程，有很大的功夫延长�；攵訟I数据中心提出的三方面技术，就是为了削减这些延长，在系统层级而非芯片层级上缩幼功夫延长。
第一点就是统一总线，简称UB。传统芯片之间可能选取好多分歧的和谈，数据穿过多层和谈的过程中，每一次和谈转换城市增长延长。统一总线就是要用单一和谈取而代之，缩短转换带来的延长，目前能够实现延长降低500倍，从数十微秒降落到0.1微秒左右。
第二点是高密度光互连节点引擎Hi-ONE，用光纤取代传统的铜缆�；苤浠チ成涎∪⊥�，但铜缆速度比力慢，必要亏损好多的电力，并且也很笨沉。改用光互连能够削减功夫延长和功耗，并且显著提高带宽，每个�？榭赡芴峁�8Tb/s的传输速度。
最后一点就是3D折叠技术。传统的2.5D折叠中，CPU或GPU位于中心，各类存储器排布在周围，通过总线互连起来。若是GPU的边长增长到原来的两倍，它的面积将增长到原来的四倍，推算能力也造成四倍，但排布在边缘的存储器都只能增长到两倍。这就形成了平方增长曲线与线性增长曲线之间的差距，GPU增大的越多，差距就越大。
3D折叠则是把存储器堆叠到GPU上方，使它们占用一样的面积，GPU面积扩大几多倍，存储也同样扩大几多倍。这样就能够使推算和存储依照一致的速度增长，削减存储方面的瓶颈。
观察者网：凭据论文给出的指标，逻辑折叠能够有效提高晶体管密度和削减信号延长，从而实现降低τ的指标。但另一方面，这也可能带来芯片功耗、散热、良率等方面的挑战，若何让业界接受新的叙事和设计步骤也并非易事。您以为，韬定律在短期和持久面对的最重要挑战是什么？
汪波：目前各人达成的一个共识是，逻辑折叠是全新的设计步骤学，不再是在平面上进行设计或是在平面设计完之后再堆叠起来，而是从一路头就要在三维空间内设计，思考每一部门电路是适合放在上层还是基层。这将带来全新的设计理想，学堂里教授的设计步骤也都面对很大的变动。
另一个巨大挑战，就是EDA（电子设计自动化）工具的适配问题。涵盖概想设计、具体设计、疆域设计和验证的全流程设计工具，可能还有待开发。现有的传统EDA工具是经过了几十年的发展，才逐步形成了一套全流程工具，凭据韬定律的设计步骤也必要一按功夫能力实现EDA工具的适配。
第三个挑战是良率、散热等问题。良率取决于好多方面，例如，高低层之间的海量互连要求间距必须缩到极度幼，只有1-2微米，甚至幼于1微米，这就要求衔接线对齐，误差极度幼。散热也必要做好热治理，进行降低热阻等专门的钻研。我相信，华为注定已在这些方面做了好多的索求。
观察者网：何庭波在演讲中提到，在8086时期，行业通过尺度化内存总线将处置器和存储器解耦，但AI时期在逆转这种趋向，逻辑和存储在沉新被推向缜密的集成。随着韬定律提出，未来半导体行业的发展方向可能产生什么样的变动？
汪波：进入AI时期后，推算和存储沉新靠近，的确正成为一种新的趋向，如HBM（高带宽内存）就是为了削减存储和推算之间的延长�；∪〉�3D折叠技术，其实就是想让推算和存储在3D空间中更紧凑地堆叠起来，进一步缩幼推算和存储之间的距离，推进两者之间的融合。
我以为，这可能沉塑半导体产业的发展方向。当前，推算和存储的厂商是分隔的，最多只是将产品封装在一路。但在融合理想的推动下，未来的产品可能在设计阶段就将推算和存储有机地融合在一路，这可能是未来的一个方向。
观察者网：自摩尔定律于上世纪60年代提出以来，它一向是半导体行业的沉要准则。您在《芯片简史》中提到，摩尔定律不仅仅是对法规的总结，更已成为业界的一种“信仰”。但随着领导晶体管缩幼的登纳德缩放定律逐步失效，物理层面上的限度似乎已让摩尔定律逼近极限。
华为在论文中提出了韬定律对于τ缩微的预测：微缩因子α与利用场景有关，在功耗受限的移动设备中，α约为每年1.3倍；在自动驾驶系统中，α约为每年1.5倍；在AI系统中，α最高可达每年10倍。但通过折叠提高晶体管密度，依然存在物理层面上的限度，是否也将使韬定律面对类似摩尔定律的瓶颈？
汪波：在华为颁布韬定律论文后的第二天，也就是5月26日下午，华为的技术专家做了一个汇报。在回覆提问时，其实也有观多问到这个问题，即韬定律的最大极限在哪里？其时，华为的架构师回覆说，短期内还没有看到逻辑折叠的天堑，作为一个工程师，他的职责就是在未来遇到新的阻碍时去解决这些问题。
韬定律的极限，可能更适合留给学术界探求。我举个例子，摩尔定律刚刚提出的时辰，摩尔也在1965年的论文中提到芯片可能遇到的挑战，但没有给出极限。到70年代，加州理工学院的卡弗·米德教授做了一个估算，以为晶体管尺寸缩幼到150纳米就是极限了。我们知路，后来芯片的尺寸缩微超过了这个数字，到本世纪初造成几十纳米，此刻还缩幼到几纳米。
这就像是人们在剥洋葱一样，一层一层地剥开，不休发现新的可能。所以这个问题，必要留到未往来解答，我们可能发现更远的极限在等着我们。
观察者网：近年来，美国在半导体等领域针对中国执行的一系列造裁和打压，让华为等中国企业更早际遇了这堵“墙”，促使中国钻研人员先一步进行投资钻研并获得突破。在这样一个经济高度全球化、彼此相互依存的时期，韬定律提出的全新设计准则是否会沉塑全球芯片行业格局？
汪波：现有芯片行业的格局是高度依赖造作，尤其是先进造程工艺。即便可能设计出极度复杂的芯片，创意也可能受限于工艺、产能和造作成本，无法得到实现。但韬定律可能沉新引发出设计的创意，在三维空间中更矫捷、更自由地进行有创意的设计，可能沉新增长设计的价值。
设计的价值在行业中的比沉可能有所增长，回到与先进造程一致的职位。在这个意思上，我以为韬定律会让设计和造作达到新的平衡，从而扭转芯片行业的格局，让一些很好的创意在不必要先进造程的情况下也能得到实现，同机遇能能够媲美使用最先进工艺造作的芯片。
观察者网：华为颁布韬定律的论文后，很多美国和欧洲媒体以为，中国正索求出一条绕开美国技术关闭、脱节对西方半导体设备依赖的自主蹊径，美国的造裁逐步失去成效。您对中国半导体行业的发展有什么样的瞻望？
汪波：华为在论文中给出了一个指标，预计到2031年，基于韬定律的高端芯片晶体管密度将达到1.4纳米造程的一致水平；到2035年，AI系统硬件集成度将增长100倍以上。我以为在接下来这9年功夫里，国内能够在没有先进光刻机的情况下持续提供高机能的芯片和AI系统，为发展高端EUV光刻机争取到一个战术窗口。
汪波：学术界已经在这一方面索求了几十年功夫。让我们回首一下半导体发展的过程，为什么晶体管可能在20世纪40年代到50年代取代电子管？在那时，电子管其实就是一个真空的玻璃管，除了散热难题、不不变等问题之表，一个关键不及就是它没法子进行尺寸的缩微。电子管再幼，也有一个玻璃罩，必要抽成真空，缩幼到厘米级之后很难进一步缩微。
一种蹊径就是持续缩微，也就是“一连摩尔”（More Moore），固然难度极度大，盈利也逐步削减，但尺寸的缩微此刻还没有齐全终场�；褂幸惶醭烈杈妒恰袄┐竽Χ保∕ore than Moore），通过类似堆叠的方式，持续提高晶体管密度，未来会一连一段功夫。
若是这两条蹊径都走不通，接下来可能就是“超过摩尔”（Beyond Moore）的蹊径，开发使用新资料的晶体管。目前，有一些选项，好比使用碳纳米管包办传统的硅资料，造成碳纳米管场效应晶体管（CNTFET），它的机能极度好，但大规模造备比硅资料难题很多。
另一个选项是影象电阻器，这是一种基于氧化物半导体、类似晶体管的元件，既能够实现开关，也能够实现肯定的存储和影象。但这种资料同样面对造备和器件一致性等方面的挑战，还无法匹配当前处置器的机能和规模。
所以，这些领域的钻研重要还是在学术界进行，工业界临时没有投入大量的资金和人力，可能还在审慎地追踪。对于产业界，若是可能利用现有的造程去持续提高晶体管密度，他们没有太多的动力去切换到全新的资料�？赡苤挥械角傲街瞩杈犊拷盏闶�，“超过摩尔”的第三条蹊径才会成为主流的选择。
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